Yon aparèy lojik pwogramab konplèks (CPLD) se yon pyès esansyèl nan repètwa ou. Jan non an sijere a, ou ka pwograme chip sa yo pou bay fonksyon lojik ou bezwen yo. Sa ka ranplase chip ki demode, oswa jis yon fason pou aprann epi eseye diferan teknoloji. Ki pi bon fason pou aprann pase lè l sèvi avèk CPLD epi eseye li?
Mwen te kreye yon modil CPLD pou m te ka branche l nan plizyè bagay, tankou breadboard san soudi, men mwen te fè yon erè. Sanble espas ki disponib pou branche l sou breadboard san soudi a se 1.1 pous. Mwen te fè anprint lan 1 pous lajè, sa pa kite plas pou yon ranje fil sou tou de bò yo. Euh.
Men kite m retounen epi montre w plis sou sa m ap fè a, mwen vle fè yon lojik pwogramab ki ka konstwi kòm yon twous, ki ka soude fasilman lakay ou, ki ka pwograme nan yon sikwi, epi ki ka fonksyone nan 3.3 oswa 5 vòlt.
Pou m te ka reyalize yon twous fasil pou soude, mwen te itilize yon ansyen konpozan CPLD, ki disponib tou nan vèsyon 3.3v ak 5v, epi ki pral kenbe pwogramasyon li kèlkeswa ekipman pou pouvwa a. Lojik la li menm se yon sikwi entegre CPLD nan seri Altera Max, ki disponib nan de vèsyon, ki apwopriye pou sikui ki gen 32 oswa 64 makroselil. Makroselil yo se blòk konstriksyon lojik debaz yo ki pwograme lè l sèvi avèk "tèm" lojik epi answit konekte ak lòt makroselil atravè koneksyon pwogramasyon.
Lè ou gade chema a, ou ka wè li pa gen anpil kontni: fondamantalman CPLD a, sikwi pwogramasyon nan sikwi a ak osilatè ki kondwi lojik CPLD la.
Pati sa a rele EPM7032 ak EPM7064, li itilize yon kondui plastik 44-pin (PLCC), pafwa yo rele li J lead akòz fòm J lead la. Yo ka mete pake sa a nan yon priz ki pase nan yon twou oubyen soude l dirèkteman sou PCB a.
Li gen yon osilatè entegre, kidonk CPLD a ka fè operasyon san pwoblèm epi kreye kontè rapid poukont li san li pa bezwen yon revèy ekstèn. Si yon revèy ekstèn disponib, revèy gwo vitès ki sou modil la ka itilize pou kreye yon evènman revèy sou chak kwen k ap monte oswa k ap desann revèy ekstèn nan, epi toujou swiv direktiv CPLD/FPGA yo, sa vle di, ou ta dwe itilize rezo revèy mondyal entèn lan olye pou "Asynchrone" k ap kontwole antre revèy la. Vòltaj ekipman pou pouvwa nominal osilatè sa a se ant 1.8 ak 5.5 vòlt.
Si ou gade videyo a, ou pral wè ke mwen diskite sou preferans pèsonèl mwen sou fason pou jere pin "INH" la sou osilatè a; tou senpleman, apre mwen fin verifye si fèy espesifikasyon an legal, mwen gen tandans kite l flote.
Lè m t ap travay ak fonksyon sa yo, rezon ki te vin nan tèt mwen yo te gen ladan yo lefèt ke mwen pa t renmen konekte broch antre yo dirèkteman ak ray pouvwa yo (si sa posib). Sa vle di, mwen prefere itilize rezistans an seri pou limite kouran an pandan tranzitwa yo, menm si sa pa ta nesesè.
Pandan ane ki pase yo, mwen te wè kèk pwoblèm nan pwodiksyon (gwo kantite), e pafwa bagay tankou siklaj pouvwa a te pèmèt broch ki konekte dirèkteman ak ray pouvwa a gen yon vòltaj ki pi wo pase chip la li menm, sa ki pa bon. Finalman, konekte broch la ak ray pouvwa a atravè yon rezistans (kit se pouvwa oswa tè), epi moun yo ka chanje lide yo epi itilize broch la pita. Sa a sitou vre nan eksperyans mwen ak pòt ki pa itilize, ou pwobableman konnen ke pòt sa yo pa ta dwe janm kite k ap flote oswa san koneksyon. Lè w sèvi ak yon rezistans pull-up, ou ka konekte siyal la epi itilize pòtay la san w pa koupe tras kwiv yo.
Konektè 10-broch la ak kèk rezistans fòme sikwi pwogramasyon an. Si tout rezistans yo se rezistans pull-up, mwen ta itilize yon rezo rezistans, men malerezman, youn konekte ak tè.
Pou pwograme yon CPLD endepandan konsa, ou bezwen yon pwogramè dedye. Sa fasil pou mwen di, paske anjeneral mwen gen kèk kouche bò kote m, men si ou pa genyen youn, li pap twò douloure pou antre nan jwèt la. "Altera USB Blaster" apwouve a vann pou $50 epi ou ka achte l nan Digikey ak lòt kote. Mwen gen plizyè klon nan Ebay, youn ladan yo se yon klon ki sipòte Altera, Xilinx ak Lattice an menm tan. Gen yon pwojè ak kòd sou Entènèt la ou ka itilize pou fè pwòp klon ou, mwen pral mete l nan lis videyo posib mwen yo pou pwojè fè klon pwogramè a. Mwen pral montre tou yon konsepsyon plak pwotèj kote ou ka pwograme kat manman an, Arduino, PIC, elatriye.
Lojisyèl ki nesesè pou konpile epi pwograme CPLD a disponib gratis nan men Altera, men ansyen pati sa a mande ansyen vèsyon 9.1 la. Bon nouvèl la se ke se te ansyen vèsyon pi renmen m nan. Li te gen yon analizè tan entwisyon, men yo te retire li nan yon vèsyon ki pi resan.
PCB a se yon konsepsyon senp doub-fas, osi lontan ke sikwi a anfòm li, mwen gen tandans sèvi ak kwiv pou tè a epi pafwa pou ekipman pou pouvwa. Pafwa vide kwiv la vin tèlman kase ke li ka aktyèlman lakòz pwoblèm oswa rezilta final ki pa bon, kidonk vide kwiv la ankò se yon zouti, men li bezwen jere.
Jodi a, anpil (si se pa pifò) lojisyèl CAD genyen vi 3D pwodwi final la, byenke presizyon imaj yo sèlman egzak tankou modèl 3D yo itilize pou reprezante pyès yo. Men kote mwen te chwazi modèl 3D a pou priz 44-broch la, konektè pwogramasyon an, ak osilateur a. Men kèk lojisyèl 3D mwen renmen itilize:
Anpil konpayi genyen tou modèl 3D konpozan yo. Molex se jis yon egzanp yon konpayi ki fè yon bon travay nan domèn sa a.
Erè mwen te fè a pa afekte fonksyon an tankou estetik, epi se pa pwoblèm prensipal la, sa vle di, li pa apwopriye pou yon sèl breadboard san soudi.
Lè m te panse m ta ka pataje konsepsyon an ak nenpòt moun, mwen te imedyatman pa satisfè ak senbòl chema CPLD yo ak brochaj konektè 40 broch la, ki se anprint jeneral li. Mwen te pran yon senbòl konektè doub ranje 40 broch epi mwen te ajiste li sou yon anprint 1 pous, men nimewo broch yo pa 1, 2, 3, 4... men yo nimewote 1 sou bò a tankou yon pake DIP 3, 5, 7... menm jan ak konektè kab riban. Se poutèt sa, li pa yon anprint entwisyon pou detèmine kijan pou konekte ak modil la ak depanaj.
Menm jan an tou, plasman broch CPLD yo yon ti jan konfizyon, epi mwen te itilize yon seri zouti ki baze sou Boundary Scan Description Language (BSDL) pou kreye senbòl. Pifò gwo vandè yo gen fichye BSDL disponib pou konpozan prensipal yo, ki pèmèt ou kreye senbòl ak pakè (semi-)otomatikman. Tankou nenpòt automatisation, li bezwen wè kòm yon zouti epi li ka mande plis ajisteman pou pi bon rezilta. Nan ka sa a, mwen kite l lis broch yo nan lòd alfabetik, ki prèske o aza lè w ap swiv broch yo sou tablo a. Mwen ka sèlman di ke mwen te trè enkye jou sa a.
Ou peye pou rakoursi sa yo yon lè sou wout la. Lè m pral modifye modil sa a, m ap detèmine epi ba li yon plasman broch ki koresponn ak pyès la li menm, konsa konnen ki kote pou mete sond osiloskòp ou a osi fasil ke voye yon je sou senbòl chema a.
Lè w ap itilize sikui elektwonik, gen lòt amelyorasyon ki sitou estetik oswa itil. Endikatè pin 1 an bezwen pi komen nan plizyè pake, epi mwen toujou prefere yon pwen tè senp pou konekte tè osiloskòp la oswa fil VOM lan. Mwen ta ka ajoute sa lè m ajoute yon konektè de pin pou pouvwa ak tè ka aplike dirèkteman sou sikui elektwonik la olye pou yo tache ak pin ki anba yo.
Anvan m modifye sikui a, mwen vle asire m ke li fonksyone byen sou plan fizik ak estetik. Apre m fin limen l epi m fin konfime ke osilateur a ap fonksyone byen, mwen branche pwogramè a. Malgre ke vèsyon 3.3v la pi resan pase lojisyèl pwogramasyon an, li detekte CPLD la epi li montre l kòm yon aparèy "enkoni".
Apre sa, mwen te kreye yon kontè nan Quartus epi mwen te bay nimewo pin yo. Konpilasyon ak telechajman rapid yo ansanm ak fonksyon kontè ke osiloskop la wè a verifye ke konsepsyon an posib.
Sikwi tès rapid nan Verilog la trè senp. Kòd la nan lis anba a. Ou ka telechaje yon fichye ZIP ki gen chema a ak sikwi tès Verilog la kòm yon pwojè Quartus II (li mande vèsyon 9.1).
Jan m te mansyone a, m ap fè yon dezyèm revizyon sikwi a pou m ka peye plis atansyon sou detay ki nesesè yo lè m ap pataje konsepsyon an oubyen lè m ap fè nenpòt depanaj. Piske m bezwen mete lajè konektè ki anba a sou 0.9 pous oubyen mwens, m ka kontinye mete l sou 0.6 pous, ki se yon pake DIP "laj" estanda. Sa vle di kite broch ki anba yo soti nan anprint priz CPLD la. M pa t ap fè sa nan yon sitiyasyon pwodiksyon paske yo te rasanble l alamen nan moman sa a, men youn nan objektif yo se te fè yon twous soude alamen. Konpwomi soude alamen an se ke osilateur a bezwen nan yon bwat SMD pou monte sou sifas, vèsyon twou ki pase ladan l lan trè gwo epi anjeneral li pa sipòte seri vòltaj mwen vle a.
Èske li posib pou itilize modil sa yo pou konstwi yon òdinatè senp nèt? Mwen panse mwen bezwen ajoute memwa.
Lol...wi, sa depann de ki kalite òdinatè. Sepandan, "vrè" mikrokontwolè/mikwo-òdinatè yo afekte pa "koneksyon pin" modil la, sa vle di ou pa ka jwenn ase terminoloji nan modil la pou fè anyen ki twò itil.
Mwen te fè yon kontwolè konplè pou tan ak mòd kamera NTSC ak yon gwosè 64, kidonk mwen pa bezwen okenn procesè.
Verilog estriktirèl ak HDL yo itilize nan liv Nand to Tetris la se plis oswa mwens menm bagay la.
Poukisa pyès ki gen twou ladan yo? Soude 0805 fasil! Kounye a se moman pou chak brikole aprann konpetans sa a.
Si mwen fè priz ki anlè a sipèpoze broch ki soude anba yo, lè sa a mwen ka itilize "6 sant" (simile yon chip 40 broch) oubyen dyagonal, elatriye. Sa ap fèt sèlman alamen pou soude konpozan yo pou soude fil ki anba yo. Priz ki anlè a dèyè pye yo.
Men, li difisil pou débutan soude l anba. Lè m ap soude konektè pou PCB breadboard la (kat adaptè SMD bon mache sa yo ke ou ka itilize sou eBay ka itilize pou prototip), mwen mete konektè yo nan breadboard la, answit mwen mete PCB a sou li, epi apre sa mwen ka soude fasilman. Li trè apwopriye pou breadboard. Si ou bezwen soude l anba, li menm pi difisil.
Si CPLD a nan mitan an (li ka pi fasil pou konekte), li ka enstale dyagonalman san sipèpoze, gen 4 ranje, oubyen CPLD a ka sou yon bò:
Mèsi pou konsèy la pou mete konektè a nan breadboard la anvan ou soude li. Pa mwen an yon ti jan enstab.
E kisa nou ka di de broch breadboard fòma DIP yo nan yon bout ak kalite "dongle" priz chip la nan lòt bout la? Ou ka pann chip la nan bout breadboard la. Routaj la ap byen sere.
|####### ******************** |. Wi, mwen deside sèvi ak vèsyon "gratis" Altera a, menm jan Xilinx ak Lattice gen vèsyon "gratis". Mwen bezwen fini sik la avèk Al Williams pou m konprann sa tout sipò ouvè sipòte, ki dwe gen ladan atribi espesifik seri aparèy la. Menmsi mwen di sa, mwen fè anpil bagay ak vèsyon gratis la.
Wi, w ap montre ke CPLD a sipèpoze ak broch yo mwen kwè. Si mwen swiv li byen, sa ta ka sanble ak rev 2. Lè m ap desine pou pwodiksyon (an mas), mwen toujou alèjik ak etap "asanblaj soude alamen" an paske yo sipèpoze (an reyalite broch soude yo sou bò ki pa konpozan an). ) Se deja yon konpozan soude alamen) men sa a se jis yon ti twous, pa yon konsepsyon oryante sou pwodiksyon. Mwen jis gen kèk abitid ki difisil pou debarase m de yo nan laj mwen. 
Mwen panse yon sikwi an fòm T ak CPLD ak konpozan pasif ak yon pati laj an fòm T ap trè itil lè yo pann li sou kwen breadboard la. Yon bagay ki sanble ak Adafruit RasPi T-Cobbler (http://www.adafruit.com/products/2028). Sa ap fè pi fò nan zòn breadboard la disponib.
Malerezman, sispann pwodiksyon an ap limite anpil itilizasyon li nan pwojè bò yo, menm jan ak tout dèlko fonksyon sa yo ki baze sou XR2206 ak ICL8038.
Lide enteresan. Mwen renmen de chip sa yo. CPLD pa demode, se jis yon fason pi bon mache pou achte l nan 3.3v.
Konsènan "absurdite" ou yo... ou pa t vrèman fè yon nouvo layout pou mete l sou breadboard la. Jis mete fil la sou breadboard la an premye, epi answit mete CPLD a sou fil la. Oubyen, si ou ka retire bann kouran ak tè yo sou youn nan yo, sèvi ak 2 breadboard.
Konsènan Altium ak Eagle. Èske ou te konsidere KiCad? Li pa gen okenn limitasyon ki fè ou prefere Altium pase Eagle, epi pa default li jenere erè DRC pou tout broch ki pa konekte yo. Si ou reyèlman vle louvri yon broch, ou dwe di li. (Petèt sèlman pou antre, pa pou sòti, epi li poko verifye). Yon lòt gwo karakteristik se ke li trè fasil pou aprann. Li te pran sèlman yon apremidi, epi ekselan manyèl entwodiksyon an te pèmèt mwen kòmanse.
Mwen prefere smd (pati ki pi gwo a) anlè twou ki pase a. Yo pi fasil pou itilize. Ou pa bezwen vire pcb a tout tan. (Gen kèk erè estipid ki te fèt akòz mirroring...). Epi ou pa bezwen koupe fil rezistans lan. Lè w ap pataje yon konsepsyon, plizyè pakè ka fasilman mete sou yon pcb oswa yon sèl pati. Rezistans SMD TH. (Sa fè layout la yon ti jan pi konplike).
Mwen te itilize "KiCad Getting Started" an fòma pdf. Ansyen vèsyon mwen te itilize a gen 29 paj, epi dènye vèsyon an gen 52 paj. Ou ka jwenn li nan lòt leson patikilye (ki gen ladan lyen videyo): http://kicad-pcb.org/help/tutorials/
Mwen konnen [Chris Gemmell] ki soti nan Hackaday ak The Amp Hour te fè yon seri sou Kicad http://kicad-pcb.org/help/tutorials/
Kicad ka itil, kite m wè sa k ap pase nan Rev 2. Mèsi pou sijesyon ou yo. Antre ki pa konekte yo se yon bon bagay pou DRC (ERC), epi pou konektè ak lòt bagay ki kenbe yo mou oswa IO, pifò mesaj dekoneksyon CAD yo ka anjeneral evite.
Fè yon tès rapid epi mete konektè a nan yon tablo vid, fè anotasyon ak DRC. Li ban mwen erè drc pou chak pin. Sepandan, make pin ki pa konekte yo se trè senp.
Mete sou pasif. Mwen oblije chèche (Modifye Konpozan -> Modifye ak Editè Bibliyotèk la. Editè bibliyotèk la ouvri epi chaje konpozan ou an nan yon fenèt apa, ou ka tcheke oswa chanje nenpòt pati nan konpozan an. Konpozan ki chanje a ka sove oswa mete ajou nan chema ou. Sa fè li trè fasil pou chanje konpozan yo. Mwen pa bay bibliyotèk la twòp enpòtans. Pa egzanp, si ou itilize cpld, ou vle bay non ki gen sans pou broch yo. Pi enpòtan, gen yon bon koòdone pou konsepsyon pwòp konpozan ou yo.
Nan ERC KiCad la, broch "ki pa konekte" yo se yon kalite broch diferan de "broch pasif", epi tout broch "ki pa konekte" yo ap jenere erè. Ou ka ajiste fason ERC a fonksyone fasilman selon preferans ou: Zouti -> Verifikatè Règ Elektrik -> Opsyon.
Dat piblikasyon: 18 novanm 2021